描述
包 装: 平塑是否套装: 否国际标准书号ISBN: 9787121492440丛书名: 经典译丛·信息与通信技术
内容简介
与传统的同步电路不同，异步电路不使用时钟脉冲进行同步，而是使用握手协议来控制电路行为。如今，电子行业对更小、更高效的集成电路的需求越来越高，而异步电路相比同步电路具有低功耗、高性能、高健壮性、高模块化、时序要求灵活的特点，越来越受到设计人员的青睐。本书介绍了异步电路各种现有和潜在的应用，每种应用都对应着相关的电路设计理论及采样电路的实现、结果和分析。本书为异步应用程序和设计方法开发方面的研究人员拓宽了思路并提供了实用的建议。
目 录
目 录
第1章 引言 1
1.1 异步电路概述 2
1.2 异步电路的优点 7
1.3 异步电路应用概述 9
参考文献 10
第2章 面向动态电压缩放的异步电路 11
2.1 简介 11
2.2 块级异步电路 14
2.2.1 准延迟非敏感(QDI)亚阈值自适应VDD缩放(SSAVS) 14
2.2.2 伪准延迟非敏感亚阈值自适应VDD缩放 22
2.3 门级异步电路 26
2.3.1 灵敏放大器型半缓冲器(SAHB) 26
2.3.2 设计实例：包含SAHB的64位Kogge-Stone(KS)加法器 28
2.4 结论 31
参考文献 31
第3章 异步电路的功耗-性能配平 35
3.1 异步设计的流水线化 35
3.1.1 流水线配平 35
3.1.2 流水线的依赖性 36
3.2 并行架构及其控制方案 38
3.2.1 适用于同构平台的DVS 39
3.2.2 流水线延迟和吞吐量检测 39
3.2.3 流水线满度和电压映射 40
3.2.4 负载预测 40
3.2.5 电路的制造与测量 41
3.3 功耗-性能配平的先进方法 42
3.3.1 加入核禁用的同构平台 43
3.3.2 异构平台的架构 47
3.4 结论 49
参考文献 51
第4章 面向超低电压的异步电路 52
4.1 简介 52
4.1.1 亚阈值操作和FDSOI工艺 52
4.1.2 归零逻辑和多阈值归零逻辑 53
4.2 异步与同步的设计 54
4.2.1 同步和异步(NCL)环形振荡器 54
4.2.2 同步FIR滤波器 54
4.2.3 异步(MTNCL)FIR滤波器 55
4.2.4 MTNCL异步同构并行数据处理平台 56
4.3 物理测试方法 57
4.4 物理测试结果 58
4.4.1 同步设计 58
4.4.2 异步设计 60
4.5 结论 64
参考文献 65
第5章 用于衔接模拟电子器件的异步电路 67
5.1 环形振荡器 67
5.2 应用实例 69
5.2.1 基于全双工RS-485链路的异步串/并转换器 69
5.2.2 全异步逐次逼近模数转换器 71
5.3 结论 78
参考文献 79
第6章 异步传感 80
6.1 图像传感器 80
6.1.1 有帧传感器和无帧传感器的对比 81
6.1.2 传统(同步)传感器 81
6.1.3 异步脉冲像素传感器 83
6.1.4 异步对数传感器 86
6.2 传感处理器 87
6.2.1 SNAP：传感器网络异步处理器 87
6.2.2 BitSNAP：位级传感器网络异步处理器 88
6.3 信号处理 88
6.3.1 连续时间DSP 89
6.3.2 异步模数转换器 89
6.3.3 一种同步-异步混合FIR滤波器 90
6.4 结论 90
参考文献 91
第7章 高速异步电路的设计与测试 93
7.1 自定时电路能跑多快 93
7.1.1 逻辑门延迟 94
7.1.2 逻辑门环 95
7.1.3 脉冲信号的放大 98
7.1.4 逻辑势理论，即如何设计高速电路 101
7.1.5 7.1节的概要总结 103
7.2 链条-链节模型 103
7.2.1 通信和计算 104
7.2.2 初始化和测试 107
7.2.3 7.2节的概要总结 112
7.3 Weaver芯片：8 × 8交叉开关网络 113
7.3.1 Weaver芯片的架构和布局规划 113
7.3.2 Weaver电路 119
7.3.3 测试工作 130
7.3.4 借助低速扫描链来测试高速性能的方法 137
7.3.5 性能指标 137
7.3.6 7.3节的概要总结 143
参考文献 144
第8章 面向多核架构资源有效性的异步片上网络 146
8.1 异步NoC的基础 147
8.1.1 同频异相架构 148
8.1.2 准同步架构 148
8.1.3 异时架构 149
8.1.4 异步架构 149
8.2 采用GALS扩展嵌入式多处理器 149
8.2.1 基于GALS的NoC架构的发展现状 150
8.2.2 CoreVA-MPSoC架构 151
8.2.3 同频异相路由节点的实现 152
8.2.4 异步路由节点的实现 155
8.2.5 各种GALS设计空间的探索 160
8.3 结论 165
参考文献 165
第9章 异步现场可编程门阵列(FPGA) 169
9.1 为什么需要异步FPGA 169
9.1.1 同步逻辑到标准FPGA的映射方法 170
9.1.2 异步逻辑到标准FPGA的映射方法 171
9.2 门级的异步FPGA 172
9.2.1 对同步/异步逻辑的支持 172
9.2.2 对纯异步逻辑的支持 173
9.2.3 对异步模板的支持 174
9.3 数据流型异步FPGA 176
9.4 结论 178
参考文献 179
第10章 面向极端温度的异步电路 181
10.1 极端环境下的数字电路 181
10.2 高温环境下的异步电路 183
10.2.1 高温NCL电路方案概述 183
10.2.2 高温NCL电路的效果 185
10.3 低温NCL电路方案 187
10.3.1 低温NCL电路方案概述 188
10.3.2 低温NCL电路的效果 189
10.4 结论 192
参考文献 192
第11章 抗辐照异步电路 193
11.1 缓解SEE的异步架构 193
11.1.1 基于NCL的抗多比特SEU和支持SEL时数据保持的架构 195
11.2 抗辐照异步NCL库和部件设计 196
11.3 抗辐照分析 199
参考文献 202
第12章 缓解侧信道攻击的双轨异步逻辑设计方法 204
12.1 简介 204
12.1.1 侧信道攻击(SCA) 204
12.1.2 SCA的双轨逻辑解决方案 205
12.2 NCL抗SCA的能力和弱点 206
12.2.1 NCL的功耗平衡 206
12.2.2 非平衡NCL组合逻辑 207
12.2.3 NCL上的SCA 207
12.3 双间隔子双轨延迟非敏感逻辑(D3L) 208
12.3.1 全1间隔子 208
12.3.2 双间隔子方案下的NCL寄存器 209
12.3.3 侧信道攻击时D3L的弹性 212
12.4 多阈值双间隔子双轨延迟非敏感逻辑(MTD3L) 213
12.4.1 第一种MTD3L 213
12.4.2 新型MTD3L设计方法 214
12.5 测试结果 221
12.6 结论 222
参考文献 223
第13章 面向定时单通量量子电路的异步时钟分布网络 225
13.1 简介 225
13.1.1 为什么讨论超导 225
13.1.2 定时是挑战 226
13.1.3 异步时钟分布网络 226
13.1.4 本章概述 226
13.2 背景知识 227
13.2.1 SFQ工艺 227
13.2.2 定时的基础 229
13.2.3 SFQ中的时钟 231
13.3 异步时钟分布网络 232
13.3.1 MG理论 232
13.3.2 ACDN理论 233
13.4 同构三叶草形时钟的层级链 234
13.4.1 层级链 235
13.4.2 底层 236
13.4.3 顶层环路 237
13.4.4 (HC)2LC理论 237
13.4.5 周期和时钟偏移 239
13.4.6 与传统CDN的比较 240
13.5 结论 242
参考文献 243
第14章 归零逻辑的融合平台：NCL设计工具 247
14.1 简介 247
14.2 详细流程 249
14.2.1 单轨网表的RTL刻画 249
14.2.2 单轨网表转双轨网表 249
14.2.3 ack网络生成 250
14.2.4 线网缓冲、锁存平衡(可选步骤) 250
14.2.5 宽松化、ack检查、元件融合和周期时间报告 251
14.3 实例——16位GCD电路 251
14.3.1 同步实现 252
14.3.2 数据驱动的NCL实现 252
14.3.3 控制驱动的NCL实现 256
14.4 结论 258
参考文献 258
第15章 NCL电路的形式化验证 260
15.1 方法概述 260
15.2 与验证异步方案相关的工作 261
15.3 NCL组合电路的等价性验证 262
15.3.1 功能性等价检测 263
15.3.2 不变性检测 265
15.3.3 握手机制检测 268
15.3.4 输入完备性检测 270
15.3.5 可观测性检测 274
15.4 NCL时序电路的等价性验证 278
15.4.1 安全性 281
15.4.2 活性 282
15.4.3 NCL时序电路的验证结果 283
15.5 结论和展望 285
参考文献 285
第16章 总结 287
第1章 引言 1
1.1 异步电路概述 2
1.2 异步电路的优点 7
1.3 异步电路应用概述 9
参考文献 10
第2章 面向动态电压缩放的异步电路 11
2.1 简介 11
2.2 块级异步电路 14
2.2.1 准延迟非敏感(QDI)亚阈值自适应VDD缩放(SSAVS) 14
2.2.2 伪准延迟非敏感亚阈值自适应VDD缩放 22
2.3 门级异步电路 26
2.3.1 灵敏放大器型半缓冲器(SAHB) 26
2.3.2 设计实例：包含SAHB的64位Kogge-Stone(KS)加法器 28
2.4 结论 31
参考文献 31
第3章 异步电路的功耗-性能配平 35
3.1 异步设计的流水线化 35
3.1.1 流水线配平 35
3.1.2 流水线的依赖性 36
3.2 并行架构及其控制方案 38
3.2.1 适用于同构平台的DVS 39
3.2.2 流水线延迟和吞吐量检测 39
3.2.3 流水线满度和电压映射 40
3.2.4 负载预测 40
3.2.5 电路的制造与测量 41
3.3 功耗-性能配平的先进方法 42
3.3.1 加入核禁用的同构平台 43
3.3.2 异构平台的架构 47
3.4 结论 49
参考文献 51
第4章 面向超低电压的异步电路 52
4.1 简介 52
4.1.1 亚阈值操作和FDSOI工艺 52
4.1.2 归零逻辑和多阈值归零逻辑 53
4.2 异步与同步的设计 54
4.2.1 同步和异步(NCL)环形振荡器 54
4.2.2 同步FIR滤波器 54
4.2.3 异步(MTNCL)FIR滤波器 55
4.2.4 MTNCL异步同构并行数据处理平台 56
4.3 物理测试方法 57
4.4 物理测试结果 58
4.4.1 同步设计 58
4.4.2 异步设计 60
4.5 结论 64
参考文献 65
第5章 用于衔接模拟电子器件的异步电路 67
5.1 环形振荡器 67
5.2 应用实例 69
5.2.1 基于全双工RS-485链路的异步串/并转换器 69
5.2.2 全异步逐次逼近模数转换器 71
5.3 结论 78
参考文献 79
第6章 异步传感 80
6.1 图像传感器 80
6.1.1 有帧传感器和无帧传感器的对比 81
6.1.2 传统(同步)传感器 81
6.1.3 异步脉冲像素传感器 83
6.1.4 异步对数传感器 86
6.2 传感处理器 87
6.2.1 SNAP：传感器网络异步处理器 87
6.2.2 BitSNAP：位级传感器网络异步处理器 88
6.3 信号处理 88
6.3.1 连续时间DSP 89
6.3.2 异步模数转换器 89
6.3.3 一种同步-异步混合FIR滤波器 90
6.4 结论 90
参考文献 91
第7章 高速异步电路的设计与测试 93
7.1 自定时电路能跑多快 93
7.1.1 逻辑门延迟 94
7.1.2 逻辑门环 95
7.1.3 脉冲信号的放大 98
7.1.4 逻辑势理论，即如何设计高速电路 101
7.1.5 7.1节的概要总结 103
7.2 链条-链节模型 103
7.2.1 通信和计算 104
7.2.2 初始化和测试 107
7.2.3 7.2节的概要总结 112
7.3 Weaver芯片：8 × 8交叉开关网络 113
7.3.1 Weaver芯片的架构和布局规划 113
7.3.2 Weaver电路 119
7.3.3 测试工作 130
7.3.4 借助低速扫描链来测试高速性能的方法 137
7.3.5 性能指标 137
7.3.6 7.3节的概要总结 143
参考文献 144
第8章 面向多核架构资源有效性的异步片上网络 146
8.1 异步NoC的基础 147
8.1.1 同频异相架构 148
8.1.2 准同步架构 148
8.1.3 异时架构 149
8.1.4 异步架构 149
8.2 采用GALS扩展嵌入式多处理器 149
8.2.1 基于GALS的NoC架构的发展现状 150
8.2.2 CoreVA-MPSoC架构 151
8.2.3 同频异相路由节点的实现 152
8.2.4 异步路由节点的实现 155
8.2.5 各种GALS设计空间的探索 160
8.3 结论 165
参考文献 165
第9章 异步现场可编程门阵列(FPGA) 169
9.1 为什么需要异步FPGA 169
9.1.1 同步逻辑到标准FPGA的映射方法 170
9.1.2 异步逻辑到标准FPGA的映射方法 171
9.2 门级的异步FPGA 172
9.2.1 对同步/异步逻辑的支持 172
9.2.2 对纯异步逻辑的支持 173
9.2.3 对异步模板的支持 174
9.3 数据流型异步FPGA 176
9.4 结论 178
参考文献 179
第10章 面向极端温度的异步电路 181
10.1 极端环境下的数字电路 181
10.2 高温环境下的异步电路 183
10.2.1 高温NCL电路方案概述 183
10.2.2 高温NCL电路的效果 185
10.3 低温NCL电路方案 187
10.3.1 低温NCL电路方案概述 188
10.3.2 低温NCL电路的效果 189
10.4 结论 192
参考文献 192
第11章 抗辐照异步电路 193
11.1 缓解SEE的异步架构 193
11.1.1 基于NCL的抗多比特SEU和支持SEL时数据保持的架构 195
11.2 抗辐照异步NCL库和部件设计 196
11.3 抗辐照分析 199
参考文献 202
第12章 缓解侧信道攻击的双轨异步逻辑设计方法 204
12.1 简介 204
12.1.1 侧信道攻击(SCA) 204
12.1.2 SCA的双轨逻辑解决方案 205
12.2 NCL抗SCA的能力和弱点 206
12.2.1 NCL的功耗平衡 206
12.2.2 非平衡NCL组合逻辑 207
12.2.3 NCL上的SCA 207
12.3 双间隔子双轨延迟非敏感逻辑(D3L) 208
12.3.1 全1间隔子 208
12.3.2 双间隔子方案下的NCL寄存器 209
12.3.3 侧信道攻击时D3L的弹性 212
12.4 多阈值双间隔子双轨延迟非敏感逻辑(MTD3L) 213
12.4.1 第一种MTD3L 213
12.4.2 新型MTD3L设计方法 214
12.5 测试结果 221
12.6 结论 222
参考文献 223
第13章 面向定时单通量量子电路的异步时钟分布网络 225
13.1 简介 225
13.1.1 为什么讨论超导 225
13.1.2 定时是挑战 226
13.1.3 异步时钟分布网络 226
13.1.4 本章概述 226
13.2 背景知识 227
13.2.1 SFQ工艺 227
13.2.2 定时的基础 229
13.2.3 SFQ中的时钟 231
13.3 异步时钟分布网络 232
13.3.1 MG理论 232
13.3.2 ACDN理论 233
13.4 同构三叶草形时钟的层级链 234
13.4.1 层级链 235
13.4.2 底层 236
13.4.3 顶层环路 237
13.4.4 (HC)2LC理论 237
13.4.5 周期和时钟偏移 239
13.4.6 与传统CDN的比较 240
13.5 结论 242
参考文献 243
第14章 归零逻辑的融合平台：NCL设计工具 247
14.1 简介 247
14.2 详细流程 249
14.2.1 单轨网表的RTL刻画 249
14.2.2 单轨网表转双轨网表 249
14.2.3 ack网络生成 250
14.2.4 线网缓冲、锁存平衡(可选步骤) 250
14.2.5 宽松化、ack检查、元件融合和周期时间报告 251
14.3 实例——16位GCD电路 251
14.3.1 同步实现 252
14.3.2 数据驱动的NCL实现 252
14.3.3 控制驱动的NCL实现 256
14.4 结论 258
参考文献 258
第15章 NCL电路的形式化验证 260
15.1 方法概述 260
15.2 与验证异步方案相关的工作 261
15.3 NCL组合电路的等价性验证 262
15.3.1 功能性等价检测 263
15.3.2 不变性检测 265
15.3.3 握手机制检测 268
15.3.4 输入完备性检测 270
15.3.5 可观测性检测 274
15.4 NCL时序电路的等价性验证 278
15.4.1 安全性 281
15.4.2 活性 282
15.4.3 NCL时序电路的验证结果 283
15.5 结论和展望 285
参考文献 285
第16章 总结 287
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