描述
包 装: 平塑是否套装: 否国际标准书号ISBN: 9787121492501丛书名: 集成电路基础与实践技术丛书
内容简介
《SoC设计高级教程——技术实现》是结合多年的工程实践、培训、以及累积的资料，并借鉴国内外经典教材、文献、专业网站文档等编著而成。 本书全面介绍了SoC芯片的主要构成和设计环节，加强了SoC系统、架构和集成的介绍，特别介绍了近年来出现的一些SoC设计新概念、新技术、新领域和新方法。 全书分8章，首先介绍了SoC芯片的的基础设计，包括电源管理、时钟和复位管理、低功耗设计技术。然后介绍了SoC设计的重要环节，包括时序分析和签核、SoC验证、SoC可测性设计。最后部分分别介绍了两个SoC设计专题，即虚拟化和安全设计。 书后有2个附录，一个是专业术语的中英文对照，另1个则是设计术语索引。 有关SoC设计的基本概念和方法，已在《SoC设计基本教程》中介绍，建议读者先行阅读。
目 录
第1章 电源管理 1
1.1 稳压器 1
1.1.1 线性稳压器 2
1.1.2 开关稳压器 7
1.1.3 电源监测与保护 13
1.2 电源管理设计 18
1.2.1 电源管理器件 18
1.2.2 电源管理电路设计 19
1.2.3 芯片电源供应 25
1.3 电源分配网络 28
1.3.1 电源分配网络的构成 28
1.3.2 电源分配网络的特性 35
1.4 电源完整性 37
1.4.1 电压波动及影响 37
1.4.2 电源阻抗 39
1.4.3 去耦电路 41
1.4.4 分层解耦 50
1.4.5 片上电源分配网络的电源完整性 53
小结 55
第2章 时钟和复位管理 57
2.1 SoC时钟管理 57
2.1.1 时钟抖动 59
2.1.2 PLL 63
2.1.3 SoC时钟架构设计 75
2.2 SoC复位管理 83
2.2.1 复位源 83
2.2.2 复位类型 86
2.2.3 SoC复位架构设计 87
2.2.4 复位域跨越 91
2.3 时钟和复位模块设计 95
小结 99
第3章 低功耗设计方法 100
3.1 系统级低功耗设计 101
3.1.1 评估芯片功耗 101
3.1.2 功耗管理 102
3.2 算法及架构级低功耗设计 103
3.2.1 算法级低功耗设计 103
3.2.2 架构级低功耗设计之一 105
3.2.3 架构级低功耗设计之二 107
3.3 寄存器传输级低功耗设计 115
3.4 综合中的低功耗设计 124
3.5 物理级低功耗设计 127
3.5.1 工艺选择 127
3.5.2 门级功耗优化 129
3.5.3 物理级功耗优化 131
小结 136
第4章 时序分析与签核 137
4.1 偏差与时序影响因素 137
4.1.1 偏差 137
4.1.2 工艺角 140
4.1.3 环境角 142
4.1.4 片上变化 143
4.1.5 串扰 144
4.1.6 IR压降 147
4.2 静态时序分析 148
4.2.1 时序路径分析模式 148
4.2.2 时序分析模式 151
4.3 基于变化感知的时序分析 156
4.3.1 AOCV 158
4.3.2 SOCV/POCV 160
4.4 芯片级设计约束 163
4.4.1 扁平式芯片级设计约束 163
4.4.2 模块级时序模型 167
4.4.3 裕量 170
4.5 时序签核 173
4.5.1 场景 173
4.5.2 信号完整性分析 178
4.5.3 电源完整性和功耗分析 182
4.5.4 时序收敛 186
4.5.5 ECO 193
小结 198
第5章 验证 200
5.1 SoC验证 201
5.1.1 验证方法 201
5.1.2 验证流程 204
5.1.3 验证计划 206
5.1.4 验证平台 209
5.1.5 验证层次 211
5.1.6 验证质量管控 211
5.2 IP和模块级验证 214
5.2.1 IP验证 214
5.2.2 模块级验证 216
5.3 系统级验证 219
5.4 门级验证 221
5.4.1 门级仿真的作用 228
5.4.2 不定态产生、传播和抑制 231
5.4.3 门级仿真方法 236
5.4.4 门级混合仿真 243
5.5 DFT验证 246
5.6 低功耗验证 251
5.6.1 电源意图规范验证 251
5.6.2 低功耗形式验证 252
5.6.3 低功耗仿真 253
5.7 ATE测试的仿真向量 256
5.8 通用验证方法学 259
5.8.1 验证技术的发展历程 260
5.8.2 UVM组件 261
5.8.3 UVM常用类的派生与继承 262
5.8.4 UVM验证平台运行机制 263
5.8.5 UVM结构与通信 265
小结 267
第6章 可测性设计 269
6.1 SoC测试 269
6.1.1 SoC测试方法与结构 269
6.1.2 SoC的DFT技术 274
6.2 扫描测试 274
6.2.1 嵌入式确定性测试 276
6.2.2 模块级扫描设计 285
6.3 内建自测试 288
6.3.1 MBIST电路 289
6.3.2 模块级MBIST设计 293
6.4 IP测试 297
6.4.1 IP的直接测试 297
6.4.2 基于IEEE标准的IP测试 298
6.4.3 高速和数模混合电路测试 302
6.4.4 先进DFT技术 306
6.5 SoC的DFT和实现 311
6.5.1 测试目标和策略 311
6.5.2 DFT技术应用 313
6.5.3 测试模式下的时钟设计 314
6.5.4 模块级DFT设计和实现 325
6.5.5 芯片级DFT设计和实现 328
小结 342
第7章 虚拟化设计 344
7.1 虚拟化 344
7.1.1 虚拟化技术基础 344
7.1.2 虚拟化技术 349
7.2 内存虚拟化 352
7.2.1 虚拟内存 352
7.2.2 处理器访问内存 353
7.2.3 设备访问内存 355
小结 361
第8章 安全设计 362
8.1 SoC安全设计 363
8.1.1 安全解决方案 363
8.1.2 TEE 364
8.1.3 信任根 365
8.1.4 安全启动 371
8.1.5 安全调试 374
8.1.6 安全岛 375
8.2 ARM TrustZone 376
8.2.1 处理器的安全设计 378
8.2.2 总线隔离机制 380
8.2.3 内存和外设隔离机制 381
8.3 RISC-V安全扩展 383
8.3.1 处理器的安全设计 383
8.3.2 隔离机制 384
小结 386
1.1 稳压器 1
1.1.1 线性稳压器 2
1.1.2 开关稳压器 7
1.1.3 电源监测与保护 13
1.2 电源管理设计 18
1.2.1 电源管理器件 18
1.2.2 电源管理电路设计 19
1.2.3 芯片电源供应 25
1.3 电源分配网络 28
1.3.1 电源分配网络的构成 28
1.3.2 电源分配网络的特性 35
1.4 电源完整性 37
1.4.1 电压波动及影响 37
1.4.2 电源阻抗 39
1.4.3 去耦电路 41
1.4.4 分层解耦 50
1.4.5 片上电源分配网络的电源完整性 53
小结 55
第2章 时钟和复位管理 57
2.1 SoC时钟管理 57
2.1.1 时钟抖动 59
2.1.2 PLL 63
2.1.3 SoC时钟架构设计 75
2.2 SoC复位管理 83
2.2.1 复位源 83
2.2.2 复位类型 86
2.2.3 SoC复位架构设计 87
2.2.4 复位域跨越 91
2.3 时钟和复位模块设计 95
小结 99
第3章 低功耗设计方法 100
3.1 系统级低功耗设计 101
3.1.1 评估芯片功耗 101
3.1.2 功耗管理 102
3.2 算法及架构级低功耗设计 103
3.2.1 算法级低功耗设计 103
3.2.2 架构级低功耗设计之一 105
3.2.3 架构级低功耗设计之二 107
3.3 寄存器传输级低功耗设计 115
3.4 综合中的低功耗设计 124
3.5 物理级低功耗设计 127
3.5.1 工艺选择 127
3.5.2 门级功耗优化 129
3.5.3 物理级功耗优化 131
小结 136
第4章 时序分析与签核 137
4.1 偏差与时序影响因素 137
4.1.1 偏差 137
4.1.2 工艺角 140
4.1.3 环境角 142
4.1.4 片上变化 143
4.1.5 串扰 144
4.1.6 IR压降 147
4.2 静态时序分析 148
4.2.1 时序路径分析模式 148
4.2.2 时序分析模式 151
4.3 基于变化感知的时序分析 156
4.3.1 AOCV 158
4.3.2 SOCV/POCV 160
4.4 芯片级设计约束 163
4.4.1 扁平式芯片级设计约束 163
4.4.2 模块级时序模型 167
4.4.3 裕量 170
4.5 时序签核 173
4.5.1 场景 173
4.5.2 信号完整性分析 178
4.5.3 电源完整性和功耗分析 182
4.5.4 时序收敛 186
4.5.5 ECO 193
小结 198
第5章 验证 200
5.1 SoC验证 201
5.1.1 验证方法 201
5.1.2 验证流程 204
5.1.3 验证计划 206
5.1.4 验证平台 209
5.1.5 验证层次 211
5.1.6 验证质量管控 211
5.2 IP和模块级验证 214
5.2.1 IP验证 214
5.2.2 模块级验证 216
5.3 系统级验证 219
5.4 门级验证 221
5.4.1 门级仿真的作用 228
5.4.2 不定态产生、传播和抑制 231
5.4.3 门级仿真方法 236
5.4.4 门级混合仿真 243
5.5 DFT验证 246
5.6 低功耗验证 251
5.6.1 电源意图规范验证 251
5.6.2 低功耗形式验证 252
5.6.3 低功耗仿真 253
5.7 ATE测试的仿真向量 256
5.8 通用验证方法学 259
5.8.1 验证技术的发展历程 260
5.8.2 UVM组件 261
5.8.3 UVM常用类的派生与继承 262
5.8.4 UVM验证平台运行机制 263
5.8.5 UVM结构与通信 265
小结 267
第6章 可测性设计 269
6.1 SoC测试 269
6.1.1 SoC测试方法与结构 269
6.1.2 SoC的DFT技术 274
6.2 扫描测试 274
6.2.1 嵌入式确定性测试 276
6.2.2 模块级扫描设计 285
6.3 内建自测试 288
6.3.1 MBIST电路 289
6.3.2 模块级MBIST设计 293
6.4 IP测试 297
6.4.1 IP的直接测试 297
6.4.2 基于IEEE标准的IP测试 298
6.4.3 高速和数模混合电路测试 302
6.4.4 先进DFT技术 306
6.5 SoC的DFT和实现 311
6.5.1 测试目标和策略 311
6.5.2 DFT技术应用 313
6.5.3 测试模式下的时钟设计 314
6.5.4 模块级DFT设计和实现 325
6.5.5 芯片级DFT设计和实现 328
小结 342
第7章 虚拟化设计 344
7.1 虚拟化 344
7.1.1 虚拟化技术基础 344
7.1.2 虚拟化技术 349
7.2 内存虚拟化 352
7.2.1 虚拟内存 352
7.2.2 处理器访问内存 353
7.2.3 设备访问内存 355
小结 361
第8章 安全设计 362
8.1 SoC安全设计 363
8.1.1 安全解决方案 363
8.1.2 TEE 364
8.1.3 信任根 365
8.1.4 安全启动 371
8.1.5 安全调试 374
8.1.6 安全岛 375
8.2 ARM TrustZone 376
8.2.1 处理器的安全设计 378
8.2.2 总线隔离机制 380
8.2.3 内存和外设隔离机制 381
8.3 RISC-V安全扩展 383
8.3.1 处理器的安全设计 383
8.3.2 隔离机制 384
小结 386
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