描述
开 本: 16开纸 张: 胶版纸包 装: 平装-胶订是否套装: 否国际标准书号ISBN: 9787302490135丛书名: 高等院校信息技术规划教材
本书依然注重实用性、实践性、系统性和先进性的特点，理论与实践紧密结合，在强调基本概念的基础上列举了大量实例，融入了作者多年来在一线教学中的经验和体会。
本书可作为普通高校非计算机专业本科学生的教材，也可作为工程技术人员的参考资料。
目录Contents第1章微型计算机基础知识1
1.1微型计算机概述1
1.1.1微型计算机及其发展概况2
1.1.2微型计算机的特点5
1.2微型计算机系统的组成5
1.2.1微型计算机系统的概念5
1.2.2微型计算机系统的硬件结构及其功能7
1.2.3微型计算机的基本工作原理和工作过程10
1.2.4微型计算机的主要性能指标11
1.3计算机中的数制和编码13
1.3.1常用数制及相互间的转换13
1.3.2二进制数的运算16
1.3.3带符号数在计算机中的表示17
1.3.4计算机中常用的编码21
习题与思考题23
第2章微处理器25
2.18086微处理器内部基本结构26
2.1.18086 CPU的功能结构26
2.1.28086 CPU的寄存器结构29
2.28086 CPU的存储器组织及I/O结构33
2.2.1存储单元的地址和内容33
2.2.2存储器的分段与物理地址的形成34
2.2.38086 CPU的I/O结构37
2.38086微处理器的外部引脚及工作模式37
2.3.18086 CPU的具体引脚及其功能38
2.3.28086微处理器的工作模式及系统结构42◆微机原理与接口技术（第2版）目录2.48086微处理器的总线操作与时序44
2.4.1时钟周期、总线周期和指令周期44
2.4.2总线操作与时序44
2.5Intel的其他微处理器50
2.5.180×86 32位微处理器50
2.5.2Pentium系列微处理器60
2.5.3双核和多核微处理器65
习题与思考题66
第3章寻址方式与指令系统68
3.1指令系统概述68
3.1.1指令的基本概念68
3.1.2指令格式69
3.1.3操作数类型70
3.1.4指令的执行71
3.2寻址方式71
3.2.1立即寻址71
3.2.2寄存器寻址72
3.2.3存储器寻址72
3.3调试工具DEBUG76
3.3.1DEBUG的启动76
3.3.2DEBUG的主要命令78
3.48086 CPU指令系统85
3.4.1数据传送类指令85
3.4.2算术运算类指令92
3.4.3逻辑运算与移位类指令99
3.4.4控制转移类指令104
3.4.5串操作类指令112
3.4.6处理器控制类指令117
3.580×86/Pentium新增指令简介118
3.5.180×86寻址方式 118
3.5.280×86 CPU新增指令119
习题与思考题121
第4章汇编语言程序设计124
4.1汇编语言源程序124
4.1.1汇编语言基本概念124
4.1.2汇编语言源程序的结构125
4.1.3汇编语言语句类型及格式127
4.1.4数据项及表达式128
4.2汇编语言伪指令133
4.2.1符号定义伪指令133
4.2.2数据定义伪指令135
4.2.3段定义伪指令138
4.2.4指定段寄存器伪指令139
4.2.5指定地址伪指令140
4.2.6源程序结束伪指令141
4.3汇编语言程序的上机过程141
4.3.1上机环境141
4.3.2上机过程142
4.4DOS系统功能调用147
4.4.1系统功能调用的一般方法147
4.4.2DOS常用系统功能调用148
4.5汇编语言程序设计150
4.5.1顺序结构程序设计150
4.5.2分支结构程序设计153
4.5.3循环结构程序设计158
4.5.4子程序设计166
习题与思考题175
第5章存储器系统177
5.1存储器概述177
5.1.1存储器系统与多级存储体系结构177
5.1.2存储器的分类与组成178
5.1.3存储器的性能指标180
5.2RAM存储器181
5.2.1SRAM存储器181
5.2.2DRAM存储器184
5.3ROM存储器186
5.3.1掩膜ROM186
5.3.2可编程ROM187
5.3.3可擦除可编程ROM187
5.3.4电可擦除可编程ROM189
5.3.5Flash存储器190
5.4存储器的扩展设计192
5.4.1存储器芯片与CPU连接概述192
5.4.2存储器容量的扩展194
5.4.3存储器的扩展设计举例197
5.4.416位微机系统中的存储器组织199
5.5高速缓冲存储器200
5.5.1Cache的基本结构和工作原理200
5.5.2Cache 的读/写和替换策略201
5.5.3Cache的地址映射203
5.6虚拟存储器及其管理技术205
5.6.1虚拟存储器概述205
5.6.2虚拟存储器中的地址结构映射与变换方式206
习题与思考题209
第6章微机总线211
6.1总线概述211
6.1.1总线分类212
6.1.2总线标准和性能指标213
6.1.3总线控制方式214
6.2系统总线214
6.2.1ISA总线215
6.2.2PCI总线218
6.2.3AGP总线222
6.2.4新型总线PCI Express224
6.3外总线226
6.3.1RS232C总线226
6.3.2USB总线228
6.3.3IEEE 1394总线231
习题与思考题233
第7章I/O接口总论234
7.1I/O接口概述234
7.1.1I/O接口及接口技术的概念234
7.1.2I/O接口的主要功能236
7.1.3I/O接口的基本结构与分类237
7.2I/O端口238
7.2.1I/O端口的编址方式239
7.2.2I/O指令239
7.2.3I/O端口地址分配241
7.2.4I/O端口地址译码242
7.3CPU与外设间的数据传送方式245
7.3.1程序控制传送方式245
7.3.2中断传送方式248
7.3.3DMA传送方式249
习题与思考题251
第8章中断技术252
8.1中断基础252
8.1.1中断的基本概念252
8.1.2中断优先级与中断嵌套253
8.1.3中断过程256
8.28086 CPU的中断系统258
8.2.18086 CPU中断类型258
8.2.28086 CPU响应中断的过程260
8.2.3中断向量及中断向量表262
8.3可编程中断控制器8259A263
8.3.18259A的内部结构和引脚263
8.3.28259A的工作方式265
8.3.38259A的级联269
8.3.48259A的命令字269
8.48259A在微机中的编程应用275
8.580486 CPU中断系统276
8.5.180486 CPU中断系统结构及类型276
8.5.2保护模式下的中断与异常处理278
习题与思考题281
第9章微机基本接口技术与应用282
9.1并行接口与可编程并行接口芯片8255A及其应用282
9.1.1并行接口的特点、功能与分类282
9.1.28255A的内部结构与引脚284
9.1.38255A的工作方式与控制字287
9.1.48255A应用举例291
9.2可编程定时/计数器8253及其应用296
9.2.1定时与计数概念296
9.2.28253的内部结构与引脚功能297
9.2.38253的控制字与工作方式299
9.2.48253的初始化编程及应用举例304
9.3串行通信与可编程串行接口芯片8251A及其应用307
9.3.1串行通信基本概念307
9.3.28251A的内部结构与引脚功能312
9.3.38251A的控制字和初始化316
9.3.48251A应用举例319
9.4A/D与D/A转换接口及其应用321
9.4.1A/D及D/A转换概述321
9.4.2A/D转换器及其与CPU的接口321
9.4.3D/A转换器及其与CPU的接口326
9.5多功能外围接口芯片组简介331
9.5.1多功能外围接口芯片组82C206332
9.5.2多功能外围接口芯片组82380334
习题与思考题336
参考文献337
前言Foreword“微机原理与接口技术”是高等院校理工类专业的一门硬件技术基础课。通过本课程的学习，学生将从理论与实践上掌握微型计算机的基本组成与工作原理，掌握汇编语言程序设计和微机常用接口技术，建立起微机系统的整体概念，了解微型计算机的发展和新技术。
经过教学实践和走访调研，在全国高校非计算机专业，本课程的教学现状是学生普遍感觉难学、部分内容较难理解。
本书正是针对这样的现状，主要结合微型计算机的发展和第1版教材在实际教学中的使用体会和教学需求精心修订而成。本次修订进一步突出了教材的实用性、适用性、实践性、系统性，以及理论与实践紧密结合的特点，内容上依然以Intel 8086微处理器为基础，系统阐述微型计算机的基本组成、工作原理，汇编语言程序设计，存储器系统，总线技术及接口技术，但对部分内容进行了必要的调整、精简与修改；结构上进行了优化和整合；编写风格上仍然由浅入深、循序渐进，对于抽象的较难理解的内容尽可能地与现实生活中较贴近的例子联系起来描述，或通过大量精选的实例化难为易、图文并茂，启发读者理解。
打造立体化教材包仍然是本教材的最大特色。与本书配套的教学资源有PPT电子教案，针对部分较抽象的内容还开发了动画的CAI课件，提供所有的源程序代码、课后习题与思考题的参考答案。欢迎有需要的教师来信索取，联系邮箱： [email protected]。
本书第1～5章由李珍香编写，第6章由李国和李全福编写，第7～9章由武志峰编写，谈娴茹、李永华、王家亮负责PPT教案和每章后的习题与思考题的参考答案。李珍香负责全书内容的组织编写、修改和最终定稿。本书在修订过程中，听取了许多授课老师与广大读者的意见和建议，并得到了清华大学出版社的大力支持，在此一并表示衷心感谢。尽管编者尽了最大努力，但书中也难免存在不妥之处，诚请广大读者与专家提出宝贵的意见和建议，以便在今后的修订中不断改进和提高。
编者2017年3月
存储器系统【本章导学】本章主要以半导体存储器为对象，介绍三部分内容。第一部分为半导体存储器的分类及构成、存储器的性能指标及各类存储器的特点；第二部分主要介绍存储器芯片与CPU之间的连接和扩展方法，是本章的重点；第三部分介绍Cache高速缓冲存储器和虚拟存储器。【学习目的】（1） 了解存储系统的体系结构，各类存储器的特点；（2） 熟练掌握存储器芯片与CPU的连接方法及存储器扩展技术；（3） 了解Cache高速缓冲存储器和虚拟存储器的作用及工作原理。5.1存储器概述〖*4/5〗5.1.1存储器系统与多级存储体系结构存储器系统与存储器是两个不同的概念。存储器系统是指计算机中由存放程序和数据的各种存储设备、控制部件及管理信息调度的硬件设备和软件算法所组成的系统。存储器系统的性能在现代计算机中的地位日趋重要，主要原因是： ①冯·诺依曼体系结构是建筑在存储程序概念基础上的，访问存储器的操作约占CPU时间的70%左右； ②对存储器系统管理与组织的好坏影响到整个计算机的效率； ③现代的信息处理，如图像处理、数据库、知识库、语音识别、多媒体等对存储器系统的要求越来越高。随着CPU速度的不断提高和软件规模的不断扩大，人类总希望存储器能同时满足速度快、容量大、价格低等要求，而采用单一工艺制造的半导体存储器很难同时满足这三方面的要求。为了解决这一矛盾，现代微机系统中普遍采用速度由慢到快、容量由大到小的多级层次存储器体系结构构成的存储器系统。如图5.1所示，系统呈现金字塔形结构，越往上存储器件的速度越快，CPU的访问频度越高，同时系统的拥有量也越小；位于塔底的存储设备，其容量最大，价格最低，但速度相对也是最慢的。◆微机原理与接口技术（第2版）第◆5章存储器系统图5.1微机存储器系统的多级层次结构5.1.2存储器的分类与组成〖*2〗1. 存储器的分类存储器的种类繁多，根据存储器的存储介质的性能及使用方法的不同，可以从不同角度对存储器进行分类。存储介质是指能寄存“0”和“1”两种代码并能区别两种状态的物质或元器件。按照存储介质的不同，存储器可分为半导体存储器、磁存储器和光存储器。由于半导体存储器具有存取速度快、集成度高、体积小、功耗低、应用方便等优点，因此微型计算机内存多用半导体存储器构成。以下主要介绍半导体存储器的分类。半导体存储器的分类如图5.2所示，其按照存储原理可分为RAM和ROM两大类。其中，RAM（Random Access Memory）为随机存取存储器，ROM（Read Only Memory）为只读存储器。RAM按照制造工艺又可分为双极型RAM和MOS型RAM，而MOS型RAM又可分为静态RAM（SRAM）和动态RAM（DRAM）两种。ROM根据其不同的编程写入方式，又可分为掩膜ROM、PROM、EPROM、E2PROM和闪速存储器几种。图5.2半导体存储器的分类2. 半导体存储器的组成半导体存储器由存储体、地址寄存器、地址译码驱动电路、读/写控制逻辑、数据寄存器、读/写驱动器等6个部分组成，通过系统数据总线、地址总线和控制总线与CPU相连，如图5.3所示。图5.3半导体存储器的基本组成1） 存储体 存储体（也称存储矩阵）是存储器的核心，由若干个存储单元组成，每个存储单元又由多个基本存储电路（也称基本存储单元）组成。通常，一个存储单元存放一个8位二进制数据。为了区分不同的存储单元和便于读/写操作，每个存储单元都有一个编号，这个编号称为存储单元的地址，CPU访问存储单元时按地址访问。为了减少存储器芯片的封装引脚数和简化译码器结构，存储体总是按照二维矩阵的形式来排列存储单元电路。存储体内基本存储单元的排列结构通常有两种方式： 一种是“多字一位”结构（简称位结构），即将多个存储单元的同一位排在一起，其容量表示成N字×1位，如1K×1位、4K×1位等；另一种排列是“多字多位”结构（简称字结构），即将多个存储单元的若干位（如4位、8位）连在一起，其容量表示为N字×4位/字或N字×8位/字，如静态RAM的6116为2K×8位，6264为8K×8位。存储器的最大存储容量取决于CPU本身提供的地址线条数，这些地址线的每一位编码对应一个存储单元的地址。因此，当CPU的地址线为n条时，可生成的编码状态有2n个，也就是说CPU可寻址的存储单元个数为2n个。若采用字节编址，那么存储器的最大容量为2n×8位。例如，8086 CPU的地址线为20条，可寻址的最大存储空间为220B=1MB，80486 CPU的地址线为32条，可寻址的最大存储空间为232B=4GB。2） 地址译码驱动电路地址译码驱动电路包含译码器和驱动器两部分，译码器的功能是将地址总线输入的地址码转换成与其对应的译码输出线上的高电平（或低电平）信号，以表示选中了某一存储单元，并由驱动器提供驱动电流去驱动相应的读/写电路，完成对被选中单元的读/写操作。 3） 地址寄存器地址寄存器用于存放CPU要访问的存储单元地址，经译码驱动后指向相应的存储单元。通常，微型计算机中访问的地址由地址锁存器提供，譬如8086 CPU中的地址锁存器8282。存储单元地址由地址锁存器输出后，经地址总线送到存储器芯片内直接译码。 4） 读/写驱动器 读/写驱动器包括读出放大器、写入电路和读/写控制电路，用以完成对被选中单元中各位的读/写操作。存储器的读/写操作是在CPU的控制下进行的，只有当接收到来自CPU的读/写命令RD和WR后，才能实现正确的读/写操作。5） 数据寄存器 数据寄存器用于暂时存放从存储单元读出的数据，或从CPU或I/O端口送出的要写入存储器的数据。暂存的目的是为了协调CPU和存储器之间在速度上的差异，故又称为存储器数据缓冲器。6） 读/写控制逻辑 读/写控制逻辑接收来自CPU的启动、片选、读/写及清除命令，经控制电路综合和处理后，产生一组时序信号来控制存储器的读/写操作。虽然现代微机的存储器多由多个存储器芯片构成，但任何存储器的结构都保留着这6个基本组成部分，只是在组成各种存储器时做了一些相应的调整。5.1.3存储器的性能指标存储器的性能指标是评价存储器性能优劣的主要因素，也是选购存储器的主要依据。衡量半导体存储器性能的指标很多，但从功能和接口电路的角度来看，主要有以下几项。1. 存储容量 存储容量是存储器的一个重要指标，是指存储器所能容纳二进制信息的总量。容量越大，意味着所能存储的二进制信息越多，系统处理能力就越强。半导体存储器是由多个存储器芯片按照一定方式组成的，所以其存储容量为组成存储器的所有存储芯片容量的总和。 2. 存取速度 存储器的存取速度可以用存取时间和存取周期来衡量。所谓存取时间是指完成一次存储器读/写操作所需要的时间，具体是指存储器接收到寻址地址开始，到取出或存入数据为止所需要的时间，通常用ns表示，存取时间越短，存取速度越快；存取周期是连续进行读/写操作所需的最小时间间隔。由于在每一次读/写操作后，都需有一段时间用于存储器内部线路的恢复操作，所以存取周期要比存取时间大。 3. 可靠性 可靠性是指在规定的时间内，存储器无故障读/写的概率，通常用平均无故障时间（Mean Time Between Failures，MTBF）来衡量。MTBF可以理解为两次故障之间的平均时间间隔，其越长，说明存储器的可靠性越高。4. 性能价格比性能价格比是衡量存储器的综合指标，不同用途的存储器对其性能要求不同，譬如对外存储器主要看容量，而对Cache则主要看速度。5. 功耗 功耗反映存储器耗电的多少，同时也反映了其发热的程度。功耗越小，存储器的工作稳定性越好。5.2RAM存储器RAM的特点是在使用过程中能随时进行数据的读出和写入，故又称为读/写存储器，使用非常灵活，但RAM中存放的信息不能被永久保存，断电后会自动丢失。所以，RAM是易失性存储器，只能用来存放暂时性的输入/输出数据、中间运算结果和用户程序，也常用它来与外存交换信息或作堆栈使用。通常人们所说的微机存储容量指的就是RAM存储器的容量。5.2.1SRAM存储器SRAM是一种静态随机存储器，其特点是只要不断电，所存信息就不会丢失；速度快，工作稳定，不需要外加刷新电路，使用方便灵活。但由于它所用的MOS管较多，致使集成度降低，功耗较大，成本也高。所以在微机系统中，SRAM常用作小容量的高速缓冲存储器Cache使用。1. SRAM的基本存储电路SRAM的基本存储电路是由两个增强型的NMOS反相器交叉耦合而成的触发器，每个基本的存储单元由6个MOS管构成，所以，静态存储电路又称为六管静态存储电路，如图5.4所示。其中T1、T2为工作管，T3、T4为负载管，T5、T6为控制管，T7、T8也为控制管，它们为同一列线上的存储单元共用。图5.4六管SRAM基本存储单元及基本存储电路图图5.5SRAM的基本结构图2. SRAM的基本结构SRAM的基本结构如图5.5所示。其中存储体是一个由64×64=4096个六管静态存储电路组成的存储矩阵。在存储矩阵中，X地址译码器输出端提供X0～X63共64根行选择线，而每一行选择线接在同一行中的64个存储电路的行选端，故行选择线能同时为该行64个行选端提供行选择信号。Y地址译码器输出端提供Y0～Y63共64根列选择线，而同一列中的64个存储电路共用同一位线，故由列选择线同时控制它们与输入/输出电路（I/O电路）连通。显然，只有行、列均被选中的某个单元存储电路，在其X向选通门与Y向选通门同时被打开时，才能进行读出信息和写入信息的操作。如图5.5所示的存储体是容量为4K×1位的存储器，因此，它仅有一个I/O电路，用于存取各存储单元中的1位信息。如果要组成字长为4位或8位的存储器，则每次存取时，同时应有4个或8个单元存储电路与外界交换信息。因此，在这种存储器中，要将列的列向选通门控制端引出线按4位或8位来分组，使每根列选择线能控制一组的列向选通门同时打开；相应地，I/O电路也应有4个或8个。每一组的同一位共用一个I/O电路。这样，当存储体的某个存储单元在一次存取操作中被地址译码器输出端的有效输出电平选中时，则该单元内的4位或8位信息将被一次读/写完毕。通常，一个RAM芯片的存储容量是有限的，需要用若干片才能构成一个实用的存储器。这样，地址不同的存储单元就可能处于不同的芯片中，因此，在选中地址时，应先选择其所属的芯片。对于每块芯片，都有一个片选控制端（CS），只有当片选端加上有效信号时，才能对该芯片进行读或写操作。一般地，片选信号由地址码的高位译码产生。3. SRAM的读/写过程1） 读出过程(1) 地址码A0～A11加到RAM芯片的地址输入端，经X与Y地址译码器译码，产生行选与列选信号，选中某一存储单元，经一定时间，该单元中存储的代码出现在I/O电路的输入端。I/O电路对读出的信号进行放大、整形，送至输出缓冲寄存器。缓冲寄存器一般具有三态控制功能，没有开门信号，所存数据也不能送到DB上。(2) 在传送地址码的同时，还要传送读/写控制信号（R/W或RD、WR）和片选信号（CS）。读出时，使R/W=1，CS=0，这时，输出缓冲寄存器的三态门将被打开，所存信息送至DB上。于是，存储单元中的信息被读出。2） 写入过程(1) 地址码加在RAM芯片的地址输入端，选中相应的存储单元，使其可以进行写操作。(2) 将要写入的数据放在DB上。(3) 加上片选信号CS=0及写入信号R/W=0。这两个有效控制信号打开三态门，使DB上的数据进入输入电路，送到存储单元的位线上，从而写入该存储单元。4. SRAM芯片举例不同SRAM的内部结构基本相同，只是在容量不同时其存储矩阵排列结构不同，即有些采用多字一位结构，有些采用多字多位结构。图5.6Intel 6116引脚信号常用的SRAM芯片有2114、6116、6264、62256、628128、628512、6281024等，它们的引脚信号功能及操作方式基本相同，下面以6116为例加以简单介绍。Intel 6116的引脚信号如图5.6所示，是24引脚双列直插式芯片，采用CMOS工艺制造，存储容量为2KB。有11条地址线（A0～A10），其中，A0～A3用作列地址译码，A4～A10用作行地址译码；有三条控制线CE、WE和OE，6116的操作方式就是由这三条控制线共同作用决定的，具体如下。（1） 写入。当CE和WE为低电平时，数据输入缓冲器打开，数据由数据线D7～D0写入被选中的存储单元。（2） 读出。当CE和OE为低电平，且WE为高电平时，数据输出缓冲器选通，被选中单元的数据送到数据线D7～D0上。（3） 保持。当CE为高电平、WE和OE为任意时，芯片未被选中，处于保持状态，数据线呈现高阻态。5.2.2DRAM存储器DRAM是一种动态随机存储器，其特点是集成度高、功耗低、价格便宜，但由于电容存在漏电现象，电容电荷会因为漏电而逐渐丢失，因此，需要外加刷新电路定时地对DRAM进行刷新，即对电容补充电荷。DRAM的工作速度比SRAM慢得多，一般微机系统中的内存储器（即内存条）多采用DRAM。1. DRAM的基本存储电路典型的单管DRAM基本存储电路如图5.7所示，由存储部分Cs和选择电路T1、T2构成，其中T1、T2是MOS开关管。DRAM电路在读出数据时，Cs放电，原有信息被破坏，因此需要恢复原有存图5.7单管DRAM基本存储单元电路储的信息，这个恢复过程称为再生或重写。由于Cs的电容值很小，又由于电容会漏泄，尤其是在温度上升时，漏泄放电会加快，所以典型的维持信息的时间约为2ms，超过2ms信息就会丢失，因此需要进行动态刷新。这种电路的优点是结构简单、集成度较高且功耗小，但缺点是元件多，占用芯片面积大，噪声干扰也大。因此，要求Cs值做得比较大，刷新放大器应有较高的灵敏度和放大倍数。2. DRAM的基本结构1） DRAM芯片的结构DRAM也是由许多基本存储电路按行、列排列组成的二维存储矩阵，但为了降低芯片的功耗，保证足够的集成度，减少芯片对外封装引脚数目和便于刷新控制，DRAM芯片都设计成了位结构形式，即每个存储单元只有一位数据位，一个芯片上含有若干字，如4K×1位、8K×1位、16K×1位、 64K×1位或256K×1位等，二维存储矩阵的这一结构形式也是DRAM芯片的结构特点之一。而且，这种存储矩阵结构也使得DRAM的地址线总是分成行地址线和列地址线两部分，芯片内部设置有行、列地址锁存器。在对DRAM进行访问时，总是先由行地址选通信号RAS（CPU产生）把行地址打入内置的行地址锁存器，随后再由列地址选通信号CAS把列地址打入内置的列地址锁存器，再由读/写控制信号控制数据的读出/写入。所以在访问DRAM时，访问地址需要分两次打入，这又是DRAM芯片的特点之一。行、列地址线的分时工作，可以使DRAM芯片的对外地址线引脚大大减少，仅需与行地址线相同即可。2） DRAM的刷新所有的DRAM都是利用电容存储电荷的原理来保存信息的，虽然利用MOS管间的高阻抗可以使电容上的电荷得以维持，但由于电容总存在漏泄现象，时间长了其存储的电荷会消失，从而使其所存信息自动丢失。所以，必须定时对DRAM的所有基本存储单元进行补充电荷，即进行刷新操作，以保证存储的信息不变。所谓刷新，就是不断地每隔一定时间（一般每隔2ms）对DRAM的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变。虽然每次进行的正常读/写存储器的操作也相当于进行了刷新操作，但由于CPU对存储器的读/写操作是随机的，并不能保证在2ms时间内能对存储器中的所有单元都进行一次读/写操作，所以，对DRAM必须设置专门的外部控制电路和安排专门的刷新周期来系统地对DRAM进行刷新。3. DRAM芯片举例常用的DRAM芯片有2164（64K×1位）、41256（256K×1位）、41464（64K×4位）以及414256（256K×4位）等产品，下面以Intel 2164芯片为例，介绍其结构及工作原理。Intel 2164是64K×1位的DRAM芯片，采用单管动态基本存储电路，具有16个引脚。其内部结构如图5.8所示，芯片引脚与逻辑符号分别如图5.9所示。2164的存储体由4个128×128的存储矩阵组成，每个存储矩阵由7条行地址线和7条列地址线进行选择，7条行地址经过128选1行译码器产生128条行选择线，7条列地址经过128选1列译码器产生128条列选择线，分别选择128行和128列。图5.8Intel 2164 DRAM内部结构图从图中可知，2164芯片本身只有A7～A0 8条地址线，每个存储单元只有一位，若要构成64KB的DRAM存储器实现64KB的DRAM寻址，则需要共16条地址线、8片2164。因此，该芯片采用了行地址线和列地址线分时工作的方式。其工作原理是： 利用内部地址锁存器和多路开关，先由行地址选通信号RAS，把8位地址信号A7～A0送到行地址锁存器锁存，随后出现的列地址选通信号CAS把后送来的8位地址信号A7～A0送到列地址锁存器锁存。锁存在行地址锁存器中的7位行地址RA6～RA0同时加到4个存储器矩阵上，在每个存储矩阵中选中一行；锁存在列地址锁存器中的7位列地址CA6～CA0选中4个存储器矩阵中的一列，选中4行4列交点的4个存储单元，再经过由RA7和CA7控制的“4选1”I/O门控电路，选中其中的一个单元进行读/写。2164芯片数据的读出和写入是分开的，具体由WE信号控制。当WE为高电平时，读出数据；当WE为低电平时，写入数据。在对芯片进行刷新时，只需加上行选通信号RAS即可，即把地址加到行译码器上，使指定的4行存储单元只被刷新，而不被读/写，一般2ms可全部刷新一次。实现DRAM定时刷新的方法和电路有多种，可以由CPU通过控制逻辑实现，也可以采用DMA控制器实现，还可以采用专用DRAM控制器实现。图5.9Intel 2164 DRAM芯片引脚图5.3ROM存储器ROM存储器是一种非易失性半导体存储器件，其特点是信息一旦写入，就固定不变，断电后，信息也不会丢失，使用时，信息只能读出，一般不能修改。因此，ROM常用于保存可长期使用且无须修改的程序和数据，如监控程序、主板上的BIOS系统程序等。在不断发展变化的过程中，ROM也产生了掩膜ROM、PROM、EPROM、E2PROM等各种不同类型的器件。5.3.1掩膜ROM掩膜ROM是指生产厂家根据用户需要，在ROM的制作阶段通过“掩膜”工序将信息做到芯片里，一经制作完成就不能更改其内容。因此，掩膜ROM适合于存储永久性保存的程序和数据，大批量生产时成本较低。如国家标准的一、二级汉字字模就可以做到一个掩膜的ROM芯片中，这类ROM可由二极管、双极型晶体管和MOS电路组成，如图5.10所示为一个简单的 4×4 位的 MOS ROM，其地址译码采用字译码方式，有两位地址输入，经译码后输出4条字选择线，每条字选择线选中一个字，此时位线的输出即为这个字的每一位。在图5.10中，若A1A0=00，则第一条字线输出高电平，位线1和4与其相连的MOS 管导通，于是该两条位线输出为“0”；而位线2和3没有管子与字线1相连，则输出为“1”。
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